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       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班):即将开课,详情请咨询客服!
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        ☆注重质量 ☆边讲边练

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   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

课程大纲
 
  1. FPGA基础培训
    借助FPGA在线修改能力,工程师随时修改设计而不必改动硬件电路,大大缩短硬件设计时间;
    用NIOSII 能添加功能模块,定制专属的芯片。FPGA能并发处理N路信号,因此信号不需要排队,
    在复杂的信号处理应用中非常占优势,高速信号处理,视频图像处理。

    培训大纲:
    1:FPGA/CPLD简介掌握常用FPGA/CPLD的基本结构;FPGA与CPLD的比较, FPGA/CPLD常用开发工具

    2:开发流程需求分析到模块划分; 设计输入到综合优化;实现到时序收敛;仿真测试到板级调试

    3:软件开发平台搭建Quartus Ⅱ的安装、ModelSim的安装;基本开发流程概述; 第一个工程实例、工程建与设计输入; 行为仿真 、引脚分配与编译、门级仿真、板级调试

    4:VERILOG语言入门能熟练使用VERILOG设计多路选择器和锁存器; 能使用VERILOG设计全加器

    5:VERILOG的设计基础了解Verilog HDL; 掌握Verilog HDL的模块中的端口定义,模块的描述方法

    6:VERILOG的数据类型和运算符掌握数据类型,运算符,运算符的优先级;掌握逻辑值,线网,寄存器,数字的表示,向量,数组,参数,字符串等

    7:VERILOG模块模块的基本概念,模块的例化,模块的测试

    8:VERILOG顺序代码块;VERILOG并行代码块两个过程,寄存器变量的过程赋值、线网变量的连续赋值、时序控制

    9:VERILOG语言的条件语句掌握if语句,case语句,循环语句与结构说明语句

    10:仿真熟练掌握延时模型、固有延时、传输延时、仿真6 ;仿真激励信号的产生; VERILOG测试基准;VERILOG系统级仿真

     


     

     

     


     

     


     

     


     


     


 
 
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